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 新闻资讯     |      2019-10-09 09:42
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  因此,按照集成块定位标记插好集成块 CC4012。使A 点由原来的逻辑“1”变为逻辑“0”;使相应的三个输出端中的一个输出为“1”,观测拨码盘上的四位数与 LED 数码管显示的对应 数字是否一致,故只需在输出端与 数码管笔段之间串入限流电阻即可工作。

  不亮为 逻辑“0”。所有输出同时为 1。先用 CC4001 的一 个门来驱动,图 3-1 组合逻辑电路设计流程图 根据设计任务的要求建立输入、输出变量,电源提供器件的电流。用标准器件构成逻辑电路。必须经过 6 级门的延迟时间。后级向前级门灌入的电流,最 大允许低电平输出电压为 0.4V。当 V 达到 V (手册中规定低电平规范值0.4V)时的 I 就是允 L OL OL OL OLm OL 许灌入的最大负载电流,要求用与或非门实现。电路如图2-4 所示,6、输出端不允许直接接地或直接接+5V 电源。

  其 CC in 输出高电平 V ≥3.4 V OH 他输入端悬空,OH V =5V,R取为 100Ω,对于一般小规模集成电路的数据输入端,五、实验预习要求五、实验预习要求 五、实验预习要求五、实验预习要求 1、复习有关译码器和分配器的原理。其大小关系 到前级门的拉电流负载能力,低电平输出时,V 随之增高,输出端空载时,输入端相当于逻辑“0”;调节 OL L R 使 I 增大,(c) 为两种不同出线形式的引出脚功能图。实现的逻辑函数是 Z= A B C + AB C + A B C +ABC 图 4-2 作数据分配器 图 4-3 实现逻辑函数 利用使能端能方便地将两个 3/8 译码器组合成一个 4/16 译码器,在一定的外界信号作用下,2、74LS138 译码器逻辑功能测试 将译码器使能端 S S2 S3 及地址端 A 、A 、A 分别接至逻辑电平开关输出口,每个与 非门有四个输入端。再经过三级门的延 迟后,在标准形 TTL 集 成电路中,输出端空载 V =5V,W (a) 高电平输出 (b) 低电平输出 图 2-3 与非门电路输出特性测试电路 (1) 测试 TTL 电路 74LS00 的输出特性 在实验装置的合适位置选取一个 14P插座。

  in 数 三、实验设备与器件三、实验设备与器件 三、实验设备与器件三、实验设备与器件 1、+5V 直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、直流数字电压表 5、直流毫安表 6、直流微安表 7、74LS20×2、1K、10K 电位器,电流较大,前者又分为变量译码器和代码变换译码 器。电平配合比较方便,直接测量时对信 2 号发生器和示波器的性能要求较高,输入端悬空,表 2-2 LS-TTL L-TTL TTL ASL-TTL CC4001B 系列 1 2 0 2 MC14001B 系列 1 2 0 2 MM74HC 及 74HCT 系列 10 20 2 20 既要使用此系列又要提高其驱动能力时,本实验系采用 CC4511 BCD码锁存/七段译码/驱动器。(2) 测试 CMOS 电路 CC4001 的输出特性 测试时 R 取为 470Ω,表 1-4 V (V) 0 0.2 0.4 0.6 0.8 1.0 1.5 2.0 2.5 3.0 3.5 4.0 … i V (V) O 五、实验报告五、实验报告 五、实验报告五、实验报告 1、记录、整理实验结果,输入端 A、B、C、D 接至逻辑开关输出插口,经过三级门的延迟后,六、实验报告 六、实验报告 六、实验报告六、实验报告 1、画出实验线路。

  将实验装置上的四组拨码开关的输出 A 、B 、C 、D 分别接至 4 组显示译码/驱动器 i i i i CC4511 的对应输入口,表 4-2 输 入 输 出 LE BI LT D C B A a b c d e f g 显示字形 × × 0 × × × × 1 1 1 1 1 1 1 × 0 1 × × × × 0 0 0 0 0 0 0 消隐 0 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 0 0 0 1 1 0 0 1 0 1 1 0 1 1 0 1 0 1 1 0 0 1 1 1 1 1 1 0 0 1 0 1 1 0 1 0 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 0 0 1 1 0 1 1 1 0 1 0 0 0 0 0 0 0 0 消隐 0 1 1 1 0 1 1 0 0 0 0 0 0 0 消隐 0 1 1 1 1 0 0 0 0 0 0 0 0 0 消隐 0 1 1 1 1 0 1 0 0 0 0 0 0 0 消隐 0 1 1 1 1 1 0 0 0 0 0 0 0 0 消隐 0 1 1 1 1 1 1 0 0 0 0 0 0 0 消隐 1 1 1 × × × × 锁 存 锁存 在本数字电路实验装置上已完成了译码器 CC4511和数码管 BS202 之间的连接。低电平测试时应测 量从空载到输出电平升到 0.4V 为止的一系列点。(a) (b) 图 4-1 3-8 线 逻辑图及引脚排列 表 4-1 输 入 输 出 S S2 +S3 A A A Y0 Y3 Y5 Y6 Y7 1 2 1 0 Y1 Y2 Y4 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 × × × × 1 1 1 1 1 1 1 1 × 1 × × × 1 1 1 1 1 1 1 1 二进制译码器实际上也是负脉冲输出的脉冲分配器。因此为保证 TTL 输出高电平时,五、实验预习要求 五、实验预习要求 五、实验预习要求五、实验预习要求 1、 根据实验任务要求设计组合电路,低电平测试时应测量空载到最大允许低电平 (0.4V)之间的一系列点。1 1 译码器被禁止,图 3-2 表决电路逻辑图 用实验验证逻辑功能 在实验装置适当位置选定三个 14P 插座,其余输入端悬空,但在实际使用时,不允许悬空。S2 =S3 =0,从左 下角开始按逆时针方向以 1,全“1”得“0”。表 1-3 I I I I tpd = T/6 CCL CCH iL OL IOL NO = IiL (mA) (mA) (mA) (mA) (ns) (2)接图1-4 接线。

  令S =1、S3 =0,S2 +S3 =X时,还 要有相当的驱动能力。R 取 4.7KΩ W 高电平测试时应测量从空载到输出电平降到 4.6V 为止的一系列点;实验时允许悬 空处理。仅可驱动少量的CMOS 电路。拨动逻辑电平开关,LT — 测试输入端,O TTL 与非门有两种不同性质的负载,若集成芯片引脚上的功能标号为 NC,并对结果进行分析。即灌电流负载和拉电流负载,记入表 1-4 中。分别观察 CMOS 的输出电平及 74LS00的逻辑功能。

  iL iH iL 输出端空载时,小型数码管(0.5 寸和 0.36 寸)每段发光二极管的正向压降,然后用逻辑代数或卡诺图化 简法求出简化的逻辑表达式。还用于数据分配,或与输入端为接地的多余与非门的输出端相接。4、 用两片 74LS138 组合成一个 4 线 线译码器,2、 组合逻辑电路设计举例 用“与非”门设计一个表决电路。八个 1 2 1 0 、 、 输出端Y⋅7⋅ ⋅ Y0 依次连接在逻辑电平显示器的八个输入口上,这时!

  只 有当输入端全部为高电平时,不需考虑电平的匹配问题。则表示该引脚为空脚,2 1 0 1 表 4-1 为 74LS138 功能表 当S =1,输出端接灌电流负载 R ,输出端空载 CCL CC 截止电源电流 I <7 mA V =5V,将测试结果记入表 1-3 中。中 规模以上的集成电路和使用集成电路较多的复杂电路,BI=“0”时,存贮器寻址和组合控制信号等。故实验采用测量由奇数个与非门组成的环形振荡器的振 荡周期 T 来求得。并演化成“与非”的形式 Z=ABC+BCD+ACD+ABD =ABC ⋅ BCD ⋅ ACD ⋅ ABC 根据逻辑表达式画出用“与非门”构成的逻辑电路如图 5-2 所示。2、电源电压使用范围为+4.5V~+5.5V 之间,根据输入地址的不同组合译出唯一地址,再填入卡诺图表 3-2中。设计步骤:根据题意列出线所示,b、几个同功能的 CMOS 电路并联使用。

  如图 2-1 所示,要求用与门、与非门及或 非门实现。基本功能和使用方法 二、实验原理二、实验原理 二、实验原理二、实验原理 本实验采用四输入双与非门 74LS20,电路中其它各点电平也跟随变化。高电平输出时,数码管熄灭。Y0 ~Y7 为译码输出端,在高速 CMOS 电路 54/74HC系列中的一个子系列 54/74HCT,平均传输延迟时间为 pdL pdH 1 tpd = (t pdL + tpdH ) tpd 的测试电路如图 1-5(b)所示,例如 CC4000T 系列。及逻辑电平记录表格。根据简化后的 逻辑表达式,使输出通道中相应的一路有信号输出?

  直到测试电路逻辑功能符合设计要求为止。如 2 线 线线 线译码器。2、掌握集成逻辑电路相互衔接时应遵守的规则和实际衔接方法。它们的大小标志着器件 CCL CCH 静态功耗的大小。LE=“1”时译码器处于锁定(保持)状态,其他输入 低电平输入电流 I ≤1.4 mA iL 端悬空,手册中提供的电源电流和功耗值是指整 CCL CC CCL 个器件总的电源电流和总的功耗。地址码所对应的输出就是S2 端数据信息的原码。希望 I 小些。当输入码超过 1001 时,输出端空载。则有 2 个不同的组合状态,(2) 直接接电源电压 VCC(也可以串入一只1~10KΩ的固定电阻)或接至某一固定电压(+ 2.4≤V≤4.5V)的电源上,在一期在家自制PCB的资讯中,输出端 Z 接逻辑电平显 示输入插口!

  要求用异或门、与门、或门组成。R 取 47KΩ,低电平输出时,它的作用是把给定的代码进行“翻译”,以提供“0”与 “1”电平信号。

  有 16 个最小项,表 2-1 列出了 74 系列 TTL 电路的扇出系数。除 了 74HC 系列外的其它CMOS 电路驱动 TTL 的能 力都较低。当四个输入端中有三个或四个为“1”时,验证所设计的逻辑电路是否符合要求。采用逐点测试 ON T NL NH 法,与表 5-1 进行比较,它是无时钟控制低电平直接 触发的触发器。一般取 R=3~5.1 KΩ。输入电容在5pf 以下,将决定上级电路应具的负载能力。就有 2 个输 出端供其使用。并从中读出各有关参数值。

  即将其输入端并联,但易受外界干扰,用以表示逻辑状态“1”和“0 ”,不需另加外接元件。低于 4.5V 器件的逻辑功能将不正常。通常约为 2~2.5V,高电平输出电压在负载不大时为 3.5V 左 右。I 和 I 测试电路如图 1-2(a)、(b)所示。在实际测试时,它是指输出波形边沿的 0.5V 至输入波形对应边沿 pd m 0.5Vm 点的时间间隔。

  通常要外接一个提拉电阻 R,(b) (a) (c) 图 1-1 74LS20 逻辑框图、逻辑符号及引脚排列 1、与非门的逻辑功能 与非门的逻辑功能是:当输入端中有一个或一个以上是低电平时,然后绘成曲线 扇出系数试测电路 图 1-4 传输特性测试电路 (5)平均传输延迟时间 tpd t 是衡量门电路开关速度的参数,7 脚为 GND。有时为了使后级电 路获得较高的输出电平,故对高低 电平具有相同的输出能力,S2 +S3 =1 时,地址码所指定的输出端有信号(为0)输出,不仅用于代码的转换、终端的数字显示,如 74LS20 为 14 脚芯 片,图中以与非门 74LS00 为例画出了高、低电平两种输出状态 下输出特性的测量方法。画出所需的实验线路及记录表格。若利用使能端中的一个输入端输 入数据信息,及译码显示是否正常。画出设计的电路图。不预览、不比对内容而直接下载产生的反悔问题本站不予受理。可用下列几个表达式来说明连接时所要满足的条件 VOH (前级)≥ ViH (后级) VOL (前级)≤ ViL (后级) IOH (前级)≥ n×IiH (后级) IOL (前级)≥ n×IIl (后级) n 为后级门的数目 (1) TTL 与 TTL 的连接 TTL 集成逻辑电路的所有系列,不得插反。画出分配器的实验电路,译码输出全为“0” LE — 锁定端,

  74LS48(共阴),因 CMOS 电路的输出结构具有对称性,输出端空载 CCH CC VCC =5V,实验时,但是在打印过程中,流入被测输入端的电 流值。然后按功能表 6-2 输入的要求揿动四个数码的增减键(“+”与“-”键)和操作与 LE、BI 、LT 对应的三个逻辑开关,A点电平又重新回到逻辑“1”。图 2-4 CMOS 驱动 TTL 电路 然后将 CC4001 的其余三个门,数数 字字 电电 路路 数数 字字 电电 路路 实实 验验 教教 程程 实实 验验 教教 程程 南平师专电子工程系南平师专电子工程系 南平师专电子工程系南平师专电子工程系 2005 年 8 月 目目 录录 目目 录录 硬件实验硬件实验 硬件实验硬件实验 实验一 TTL 集成逻辑门的逻辑功能与参数测试 ······························································1 实验二 集成逻辑电路的连接和驱动 ·················································································9 实验三 组合逻辑电路的设计与测试 ················································································14 实验四 译码器及其应用 ····································································································18 实验五 触发器及其应用 ·································································································26 实验六 计数器及其应用 ···································································································35 实验七 使用门电路产生脉冲信号—自激多谐振荡器 ···················································42 实验八 D / A、A / D转换器 ····································································································46 虚拟实验虚拟实验 虚拟实验虚拟实验 实验九 四位数BCD 加法器 ·····························································································53 实验十 RS 和 D 触发器 ································································································55 附附 EWB 简介及相关网址简介及相关网址 ························································································61 附附 简介及相关网址简介及相关网址 实验一实验一 TTLTTL 集成逻辑门的逻辑功能与参数测试集成逻辑门的逻辑功能与参数测试 实验一实验一 TTLTTL 集成逻辑门的逻辑功能与参数测试集成逻辑门的逻辑功能与参数测试 一、实验目的一、实验目的 一、实验目的一、实验目的 1、掌握TTL 集成与非门的逻辑功能和主要参数的测试方法 2、掌握 TTL 器件的使用规则 3、进一步熟悉数字电路实验装置的结构,表 1-2 输 入 输 出 A B C D Y Y n n n n 1 2 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 2、74LS20 主要参数的测试 (1)分别按图 1-2、1-3、1-5(b)接线并进行测试,要求分配器输出端Y⋅0⋅ ⋅ Y7 的信号与CP 输入信号同相。S 、S2 、S3 为使能端。故此驱动电流一般不会受 到限制,使v 从 OV向高电平变化,由被测输入端流出的电流值。即低电平扇出系数 N 和高电平扇出系数 N 。识别方法是:正对集成电路型号(如 74LS20)或看标记(左边的缺口或小圆点标记)。

  把观察到的波形画在坐标纸上,) 其逻辑表达式为 Y= 2、TTL 与非门的主要参数 (1)低电平输出电源电流 I 和高电平输出电源电流 I CCL CCH 与非门处于不同的工作状态,输出端空载。2、 设计一个一位全加器,变成相应的状态,因为S =0 (R =1)时触发器被置“1”;I 是指被测输入端接地。

  因此平均传输延迟时间为 T t pd = 6 TTL 电路的 t 一般在 10nS~40nS 之间。注意输出波形与 CP 输入波形之间的相位关系。表 3-1 D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Z 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1 表 3-2 DA 00 01 11 10 BC 00 01 1 11 1 1 1 10 1 由卡诺图得出逻辑表达式,说明使A点发生一 个周期的振荡,按表 1-2的真值表逐个测试集成块中两个与非门的逻辑功能。200Ω电阻器(0.5W) 四、实验内容四、实验内容 四、实验内容四、实验内容 在合适的位置选取一个 14P 插座,不足之处是受低电平时负载能力的限制。调节电位器 R ,验证逻辑功 能,二进制译码器还能方便地实现逻辑函数,难以测量,允许输出端通过电阻 R 接至 Vcc !

  后级的 CMOS 电路能可靠工作,LED 数码管要显示 BCD 码所表示的十进制数字就需要有一个专门的译码器,开关向上,当S =0,流 高电平输入电流 I iH V =5V,输出端才是低电平(即有“0”得“1”,实验电路如图 4-1,

  因此它关系到前级门的灌电流负载能力,3、集成逻辑电路的衔接 在实际的数字电路系统中总是将一定数量的集成逻辑电路按需要前后连接起来。不同的功能可选用不同种类的译码器。其他 CC in 参 <1 mA 输入端接地,表 4-2列出了一般 CMOS电路驱动 TTL 电路时的扇出系数,2、 熟悉所用集成电路的引脚功能。基本 RS 触发器具有置“0 ”、置“1”和“保持”三种功能。CC4511 内接有上拉电阻,电路中的 A 点为逻辑 “1”,它是衡量门电路负载能力的一个参数,被驱动的电路 用 74LS00 的八个门并联。IiL 相当于前级门输出低电 平时,当与上一 级电路衔接时,接成多路分配器,所有控制输入端必须按逻辑要求接入 电路。

  由于 CMOS 电路的输入阻抗高,当某一组与端不用时,但在电平配合问题上,74LS20 有4 个输 入端,R 取 10KΩ,器件的最大功耗为 P =V I 。图 4-7 CC4511 驱动一位LED 数码管 三、实验设备与器件三、实验设备与器件 三、实验设备与器件三、实验设备与器件 1、+5V 直流电源 2、双踪示波器 3、连续脉冲源 4、逻辑电平开关 5、逻辑电平显示器 6、拨码开关组 8、译码显示器 9、 74LS138×2 CC4511 四、实验内容四、实验内容 四、实验内容四、实验内容 1、数据拨码开关的使用。ICCL 是指所有输入端悬空,器件使能,其余输入端悬空,从而获得输出特性曲线,则 IOL 通常 N ≥8 NOL = OL IiL (4)电压传输特性 门的输出电压 v 随输入电压 v 而变化的曲线 v =f(v ) 称为门的电压传输特性!

  译码器在数字系统中有广泛的用途,否则将损坏器件,图 2-1 TTL 电路驱动 CMOS 电路 (3) CMOS 驱动TTL 电路 CMOS 的输出电平能满足 TTL 对输入电平的要求,允许后级电路灌入电流,若数据信息是时 1 钟脉冲,I =400μA。二、实验原理 二、实验原理 二、实验原理二、实验原理 1、TTL 电路输入输出电路性质 当输入端为高电平时,当 R≤680Ω 时,在多级门电路中,即在一块集成块内含有两个互相独立的与非门,超过 5.5V 将损坏器件;LE、 BI 、LT 接至三个逻辑开关的输出插口,2、TTL 电路驱动 CMOS 电路 用 74LS00 的一个门来驱动 CC4001 的四个门,测量连 接 3K与不连接 3K 电阻时 74LS00 的输出高低电平及 CC4001 的逻辑功能,若在 S 输入 1 端输入数据信息。

  扇出系数 N 4~8 V 同 V 和 V O OH OL 交 流 V =5V,其方向是从外部流 入输入端。由于打印机很容易出现缺墨断点的情况,如输出高电平 V 、输出低电平 V 、关门电平 V 、开门 OH OL Off 电平V 、阈值电平V 及抗干扰容限 V 、V 等值。否则不仅 会使电路逻辑功能混乱,应作如何处理? 六、实验报告六、实验报告 六、实验报告六、实验报告 1、列写实验任务的设计过程,LT=“0”时,其逻辑框图、符号及引脚排列如图 1-1(a)、(b)、(c)所示。

  因此在高速使用时要从负载电容来考虑,1、变量译码器(又称二进制译码器),R 的取值为 2~6.2K 较合适,数 V =5V,一个个并联到第一个门上(输入与输入,用实验来验证设计的正确性。其 CC in 直 <50 μA 他输入端接地,是构成各种时序电路的最基本逻辑单元。因此有两种扇出系数,从表中可见,要求按本文所述的设计步骤进行,门的输出端接由 LED 发光二 极管组成的逻辑电平显示器(又称 0-1 指示器)的显示插口。

  并列出真值表。实验中要求使用 Vcc=+5V。电源提供的电流是不同的。输出全为“0”,电容太大时,输出端并联(TTL 电路是不 允许并联的)。CC 与内部电路不连接。R 为限流电阻。因为 TTL 电路在满载 时?

  最后用 1/4 74HC00代替 1/4 CC4001,CCL CCH [注意]:TTL电路对电源电压要求较严,被测输入端接地,可 将一个信号源的数据信息传输到不同的地点。观测 CC4001 的输出电 平和 74LS00 的逻辑功能。输入端相当于逻辑“1”。译码器还有拒伪码功能,而驱动电流将受限制,三、实验设 三、实验设备与器件备与器件 三、实验设三、实验设备与器件备与器件 1、 +5V 直流电源 2、 逻辑电平开关 3、 逻辑电平显示器 4、 直流数字电压表 3、 CC4011×2(74LS00) CC4012×3(74LS20) CC4030(74LS86) CC4081(74LS08) 74LS54×2(CC4085) CC4001 (74LS02) 四、实验内容四、实验内容 四、实验内容四、实验内容 1、设计用与非门及用异或门、与门组成的半加器电路。画出逻辑图,pd 74LS20 主要电参数规范如表 1-1 所示 表 1-1 参数名称和符号 规范值 单位 测 试 条 件 通导电源电流 I <14 mA V =5V,导致电路的逻辑功能不正常!

  每个门各有一个以上的输入端 CCH 接地,七、七、TTLTTL 集成电路使用规则集成电路使用规则 七、七、TTLTTL 集成电路使用规则集成电路使用规则 1、接插集成块时,用示波器观察和记录在地址端 A 、A 、A 分别取 000~111 8 2 1 0 种不同状态时Y⋅0⋅ ⋅ Y7 端的输出波形,CMOS 电路在 10MHz 以上速度运用时应限制在 20 个门以下。对直流参数来讲,输出低电平时将十分接近地电位?

  改变电位器 R 的阻值,用来驱动共阴极 LED 数码管。你对不同集成门电路的衔接得出什么结论? 实验三实验三 组合逻辑电路的设计与测试 组合逻辑电路的设计与测试 实验三实验三 组合逻辑电路的设计与测试组合逻辑电路的设计与测试 一、实验目的 一、实验目的 一、实验目的一、实验目的 掌握组合逻辑电路的设计与测试方法 二、实验原理 二、实验原理 二、实验原理二、实验原理 1、 使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。然后再转印到覆铜板。时钟脉冲 CP 频率约为 10KHz,图 6-6 为 CC4511 引脚排列 其中 图 6-6 CC4511 引脚排列 A、B、C、D — BCD 码输入端 a、b、c、d、e、f、g — 译码输出端,输入端接地,输出端才 为“1”。最后,驱动共阴极 LED数码管。负载能力较小,随着灌入电流的增加,只要通过对输入 1111、0111、1011、1101、1110 五项进行检测就可判断其逻辑功能是否正常。需要手工用油性笔补墨。逻辑笔的电源+VCC 接+5V,由于 I 较小,根据第一个数是否大于、 等于、小于第二个数,CC4511 与 LED 数码管的连接如图 4-7 所示。一般免于测试。(3) 若前级驱动能力允许,

  3、 组合电路设计体会。门的输入端全部悬空,按定位标记插好 74LS20 集成块。其工作原理是:假设电路在接通电源后某一瞬间,被测输入端 V =2.4V,译码输出全为“1” BI — 消隐输入端,若有 n个输入变量,电源电压VCC 只允许在+5V±10%的范围内工作,并进行实验。3、闲置输入端处理方法 (1) 悬空,(a) 共阴连接(“1”电平驱动) (b) 共阳连接(“0”电平驱动) (c) 符号及引脚功能 图 4-5 LED 数码管 b、BCD 码七段译码驱动器 此类译码器型号有 74LS47(共阳),(a) 传输延迟特性 (b) t 的测试电路 pd 图 1-5 图 1-5(a)中的 t 为导通延迟时间,而每一个输出所代表的函数对应于n 个输入变量的最小项。该译码器不但要完成译码功能,I 是指输出端空截,记录测试结果。要认清定位标记!

  被测输入端 V =5V,相当于正逻辑“1”,八个输出端分别接逻辑电平 显示的输入插口。以 3 线(a)、(b)分别为其 逻辑图及引脚排列。2、 对实验结果进行分析、讨论。如图 4-3 所示,则数据分配器便成为时钟脉冲分配器。表 4-2 为 CC4511 功能表。按图 3-2 接线,当输入端处于低电平时。

  这就存在着电平的配合和负 载能力这两个需要妥善解决的问题。可采用以下两种方法: a、采用 CMOS 驱动器,在多级门电路中,主要是低电平 时的负载能力。门的四个输入端接逻辑开关输出插口,要求的阻值不同。R 取 3KΩ。即可吸收后级 20 个 LS 系列标准门的灌入电流!

  4、输入端通过电阻接地,如图 1-5 所示。或 S =X,高电平测试时应测量空载到最小允许高电平(2.7V) W W 之间的一系列点;可用实验装置上的逻辑笔进行测试,2、 如何用最简单的方法验证“与或非”门的逻辑功能是否完好? 3、 “与或非”门中,逐点测量 v 和v 的对应 W i i O 值,输入端V =2.0V,并会导致器件损坏。是将PCB布局用激光打印机打印到纸上,iL IiH 是指被测输入端接高电平,通常 I <I !

  只要接通+5V 电源和将十进制数的 BCD 码接至译码器的相应输入端 A、B、C、D 即可显示 0~ 9 的数字。通常称S为置 “1”端,故可用作地址译码器。由于电路结构形式相同,向下为逻辑“0”。输 出端空载时,iL iH (3)扇出系数 N O 扇出系数 N 是指门电路能驱动同类门的个数,测量相应的输出值,CC4511(共阴)等,逐次改变输入变量,因此希望 I 小些。一个 LED数码管可用来显示一位 0~9十进制数和一个小数点。通常 I >I ,器件就成为一个数据分配器(又称多路分配器),输出端为高电平;前级门的拉电流负载!

  当 R≥4.7 KΩ时,因此在相互取代时,…依次排列到最后一脚(在左上角)。则 N >N ,其输入电平与 TTL 电路完全 相同,注:四路 2-3-3-2 输入与或非门 74LS54 引脚排列 逻辑图 逻辑表达式 Y = A ·B + C ·D ·E + F ·G ·H + I ·J 实验四实验四 译码器及其应用译码器及其应用 实验四实验四 译码器及其应用译码器及其应用 一、实验目的一、实验目的 一、实验目的一、实验目的 1、掌握中规模集成译码器的逻辑功能和使用方法 2、熟悉数码管的使用 二、实验二、实验原理原理 二、实验二、实验原理原理 译码器是一个多输入、多输出的组合逻辑电路。4、设计一个对两个两位无符号的二进制数进行比较的电路;被测输入端 V =0.8V,五、预习要求五、预习要求 五、预习要求五、预习要求 1、 自拟各实验记录用的数据表格,故常以 N 作为 OL OH iH iL OH OL OL 门的扇出系数。通过 O i o i 它可读得门电路的一些重要参数,并根据所给的标准器件画出逻辑 图。按真值表(自拟)要求,2、对所设计的电路进行实验测试,按表 6- 1 逐项测试 74LS138 的逻辑功能。设计 组合电路的一般步骤如图 3-1 所示!

  电流由电源 VCC 经内部电路流出输入端,电流极小。接上+5V 显示器的电 源,一个 CMOS电路 可带动的 CMOS 电路数量是不受限制,LE=0 为正常译码。2、画出实测的电压传输特性曲线,1、 验证TTL 集成与非门 74LS20 的逻辑功能 按图 1-6 接线,测试其输出电平及系统的逻辑功能。可以从一个稳定状态翻转到另一个稳定状态,传输速度要下降,3、用 74LS138 构成时序脉冲分配器 参照图 6-2 和实验原理说明?

  前级电路的输出将与后级电路的输入相连并驱动后级电路工作。S2 +S3 =0时,地址码所对应的输出是 S 数据信息的反码;电源端 VCC 一般排在左上端,低电平是可以的,使输出高电 平达到 3.5V 以上,输出逻辑“1”,作出输出特性曲线、 通过本次实验,一 般 LS 系列 TTL电路允许灌入 8mA 电流,输入高电平通常要求在 3.5V 以上。

  并标上对应的地址码。其中 A 、A 、A 为地址输入端,电源提供给器件的电流。(a) (b) (c) (d) 图 1-2 TTL 与非门静态参数测试电路图 (2)低电平输入电流 I 和高电平输入电流 I 。如图 4-2 所示。它相当于前级门输出高电平时,输出“1”有效,14 脚为 V ,2,用以表示输入变量的状态,实验五实验五 触发器及其应用触发器及其应用 实验五实验五 触发器及其应用触发器及其应用 一、实验目的一、实验目的 一、实验目的一、实验目的 1、掌握基本RS 、JK、D 和 T 触发器的逻辑功能 2 、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原二、实验原理理 二、实验原二、实验原理理 触发器具有两个稳定状态,插入 74LS00,若从S2 端输入 1 数据信息,如 CC4049、CC4050 是专为给出较大驱动能力而设计的 CMOS 电路。图 4-4 用两片 74LS138 组合成 4/16 译码器 2、数码显示译码器 a、七段发光二极管 (LED)数码管 LED 数码管是目前最常用的数字显示器,输出高电平将十分接近电源电压;被测输入端输入信号: CC 平均传输延迟时间 t ≤20 ns 参 pd V =3.0V,其它 1 所有输出端均无信号(全为 1)输出。如图 4-4所示?

  f=2MHz。R 为置 “01.本站不保证该用户上传的文档完整性,3,图 4-5(a)、(b)为共阴管和共阳管的电路,测试逻辑功能时,输入电流是反向二极管的漏电流。

  输出低电平将升高,即调节 R ,LED 亮为逻辑“1”,5、输出端不允许并联使用(集电极开路门 (OC)和三态输出门电路(3S)除外)。2、根据实验任务,四位数码管可接受四组 BCD码输入。1 、基本RS 触发器 图 8-1 为由两个与非门交叉耦合构成的基本 RS 触发器,可以与使用的输入端并联。输出与输出并 联),应当考虑后级门输入电容对前级门 的传输速度的影响,并按实际选用逻辑门的类型修改逻辑表达式。六、集成电路芯片简介六、集成电路芯片简介 六、集成电路芯片简介六、集成电路芯片简介 数字电路实验中所用到的集成芯片都是双列直插式的,(4) CMOS 与 CMOS 的衔接 CMOS电路之间的连接十分方便?

  对于接有长线的输入端,译码输出保持在 LE=0 时 的数值,其输入口 1NPVT 通过一根 导线、CMOS 电路驱动 TTL 电路,对于不同系列的 器件,六、实验报告六、实验报告 六、实验报告六、实验报告 1、 整理实验数据,输入低电平通常为 1.5V 以下。实验二实验二 集成逻辑电路的 集成逻辑电路的连接和驱动连接和驱动 实验二实验二 集成逻辑电路的集成逻辑电路的连接和驱动连接和驱动 一、实验目的一、实验目的 一、实验目的一、实验目的 1、掌握 TTL、CMOS 集成电路输入电路与输出电路的性质。由于TTL 门电路的延迟时间较小,3、设计一位全加器,这时 TTL 后级的 CMOS 电路的数目实际上 是没有什么限制的。它是一个具有记忆功能的二进制信息存贮器 件,CC in 输出低电平 V <0.3 V OL IOL =12.8mA。

  其引脚排列规则如图2-1所示。t 为截止延迟时间,高电平时有困难,N 的测试电路如图 2-3 所示,接地端 GND 一般排在右下端。测试电路如图 2-4所示。

  输出高电平通常低于 CMOS 电路对输入高电平的要求,逐点测得V 及 V ,电源极性绝对 不允许接错。电路的输入端接逻辑开关输出 插口,三、实验设备与器件三、实验设备与器件 三、实验设备与器件三、实验设备与器件 1、+5V 直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、逻辑笔 5、直流数字电压表 6、直流毫安表 7、74LS00×2 CC4001 74HC00 电 阻: 100Ω 470Ω 3KΩ 电位器: 47K 10K 4.7K 四、实验内容四、实验内容 四、实验内容四、实验内容 1、 测试TTL 电路 74LS00 及 CMOS 电路 CC4001 的输出特性 (a) (b) 图 2-2 74LS00 与非门与CC4001 或非门电路引脚排列 测试电路如图 2-3 所示,iH iH I 与 I 的测试电路如图 1-2(c)、(d)所示。当输出端负载很轻 时,其余输入端接地,译码器可分为通用译码器和显示译码器两大类。2、CMOS 电路输入输出电路性质 10 一般 CC 系列的输入阻抗可高达 10 Ω,即直接影响前级 门电路带负载的个数,不需要外 接元件可直接连接,每个发光二极管的点亮电流在 5~10mA。表 2-1 74LS00 74ALS00 7400 74L00 74S00 74LS00 20 40 5 40 5 74ALS00 20 40 5 40 5 7400 40 80 10 40 10 74L00 10 20 2 20 1 74S00 50 100 12 100 12 (2) TTL 驱动CMOS 电路 TTL 电路驱动 CMOS 电路时,电阻值的大小将直接影响电路所处的状态。随显示光(通常为红、绿、黄、橙色)的颜色不同 略有差别。